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恭喜，你发布的帖子
发布于 2020-11-05 10:28:43
5楼
高速脉冲输出，手册都叫你加上最小10%咯负载使得输出边缘陡直，都系依个原理啫。所以咪加个几百欧电阻去伺服脉冲咯边啦。通讯咯终端电阻又系咁咯原理啫。加阵编码器输出，一样可以用返依个原理加个电阻有咩问题？
上述三种情况，同样系数字电路；开关逻辑。有咩区别啊？一个可以叫加，另一个点解唔可以加？
终端电阻就叫加。高速输出的假负载就叫加。加阵编码器输出就唔准加啊？
领域唔同，先致会将同一个电阻改做唔同咯名啫。上拉下拉电阻；假负载电阻；终端电阻；泄放电阻；去耦电阻；阻抗匹配电阻。
如果要将所有领域咯解释统一起来，系冇可能咯。每个领域用自己咯语言解释都系啱咯，但系就兼容唔到其他领域咯理由。比如，晶体管关闭咯时候，有一啲啲漏电，但系对方接收电路阻抗好高，直接导致线路仍然处于高电平。就好似一捆多芯电缆，其中一条接左火线，其余都悬空，但系就用电笔点条条都着灯。如果加入一个下拉电阻；假负载电阻；泄放电阻；去耦电阻，咁，冇接火线咯线都正常返，唔会着灯了。
仲有，如果npn晶体管要关闭咯瞬间，电路冇良好咯0负接入，线路上面咯高电平静电会残留好长时间都唔会降落来。cmos电路就知道了。悬空当作高电平。所以又加入一个……cmos电路又知道了，无高电平存在咯时候，接一个2兆欧咯电阻对地，都视为低电平。但系2兆欧基本都冇电流通过咯了，都可以。
通讯经常听到一个回波；反射。其实远端有个泄放电阻，回波就好快削弱了。
放大电路，负载好小咯时候信号会失真，于是就加入阻抗匹配电阻提高晶体管咯工作点。
好多……好多，理由一样咯。
其实假如作为我系一个晶体管，我从晶体管管脚望出去其实结果都系一个。我送高，电路好快变高，我送低，电路好快变低。
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