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发布于 2021-11-20 16:31:30
14楼
不要认为沿信号简单，就不拿他当回事。以下两种情况不知道大家遭遇过没有。
感觉图1写的逻辑段有点啰嗦，干脆改写成图2的简洁模样。其实两者有区别，不可以将图1简化写成图2。
图1中三个开点的上升沿相互独立，互不影响，任一个上升沿都会置位；图2中如果有一个开点一直闭合，那么另外两个开点的上升沿就不会让Q0.0置位。
图1
图2
2.不要习惯性将图3网络段的逻辑解读成V810.0=1时V1705.1上升沿输出逻辑。
多个节点串联后取上升沿，实质检测的是串联块上升沿，不是单个节点上升沿。图3网络段还要考虑 V1705.1=1的情况下V810.0上升沿，或者V1705.1和V810.0两者同时上升沿的极限情况。
图3
之前没注意过，别人编辑的程序出现异常后，纠错过程才发现区别的。
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